Storage Temperature

T_S

‑40

85

°C

Supply Voltage

V_CC

‑0.5

3.6

V

Relative Humidity (non‑condensing)

RH

5

95

%

Non‑condensing

Data Input Voltage Differential

lV_DIP‑V_DINl

‑

1

V

Control Input Voltage

V_I

‑0.3

V_CC+0.5

V

Control Output Voltage

V_O

‑20

20

V

Operating Case Temperature

T_OPR

0

‑

70

°C

Power Supply Voltage

V_CC

3.135

3.3

3.465

V

Instantaneous Peak Current at Hot Plug

I_{CC_IP}

‑

‑

5600

mA

Sustained Peak Current at Hot Plug

I_{CC_SP}

‑

‑

4620

mA

Maximum Power Dissipation

P_D

‑

‑

14

W

Maximum Power Dissipation, Low Power Mode

P_DLP

‑

‑

1.5

W

Signaling Rate per Lane

SRL

‑

26.5625

‑

GBd

Control Input Voltage High

V_IH

V_CC*0.7

‑

V_CC+0.3

Control Input Voltage Low

V_IL

‑0.3

‑

V_CC*0.3

Two Wire Serial Interface Clock Rate

‑

‑

‑

400

kHz

Power Supply Noise Tolerance 

‑

‑

‑

66

mV

Rx Differential Data Output Load

‑

‑

100

‑

Ω

Operating Distance

‑

0.002

‑

40

km

1

Wavelength L0

λ_C0

1272.55

1273.55

1274.54

nm

Wavelength L1

λ_C1

1276.89

1277.89

1278.89

nm

Wavelength L2

λ_C2

1281.25

1282.26

1283.27

nm

Wavelength L3

λ_C3

1285.65

1286.67

1287.68

nm

Wavelength L4

λ_C4

1294.53

1295.56

1296.59

nm

Wavelength L5

λ_C5

1299.02

1300.06

1301.09

nm

Wavelength L6

λ_C6

1303.54

1304.59

1305.63

nm

Wavelength L7

λ_C7

1308.09

1309.14

1310.19

nm

Side Mode Suppression Ratio

SMSR

30

‑

‑

dB

Total Average Launch Power

AOP_T

‑

‑

14.6

dBm

Average Launch Power, each Lane

AOP_L

‑0.6

‑

5.6

dBm

1

Outer Optical Modulation Amplitude (OMA_outer), each Lane

T_OMA

2.4

‑

6.4

dBm

Difference in Launch Power between any Two Lanes (OMA_outer)

D_{T_OMA}

‑

‑

4

dB

Launch Power in OMAouter minus TDECQ, each Lane

T_OMA‑TDECQ

1

‑

‑

dBm

Transmitter and Dispersion Eye Closure for PAM4 (TDECQ), each Lane

TDECQ

‑

‑

3.4

dB

TDECQ –10log10(Ceq)

‑

‑

‑

3.4

dB

Average Launch Power of OFF Transmitter, each Lane

T_OFF

‑

‑

‑30

dBm

Extinction Ratio

ER

6

‑

‑

dB

RIN₁₅OMA

RIN

‑

‑

‑132

dB/Hz

Optical Return Loss Tolerance

ORL

‑

‑

15

dB

Transmitter Reflectance

T_R

‑

‑

‑26

dB

2

Wavelength L0

λ_C0

1272.55

1273.55

1274.54

nm

Wavelength L1

λ_C1

1276.89

1277.89

1278.89

nm

Wavelength L2

λ_C2

1281.25

1282.26

1283.27

nm

Wavelength L3

λ_C3

1285.65

1286.67

1287.68

nm

Wavelength L4

λ_C4

1294.53

1295.56

1296.59

nm

Wavelength L5

λ_C5

1299.02

1300.06

1301.09

nm

Wavelength L6

λ_C6

1303.54

1304.59

1305.63

nm

Wavelength L7

λ_C7

1308.09

1309.14

1310.19

nm

Damage Threshold, each Lane

AOP_D

‑3.4

‑

‑

dBm

Average Receive Power, each Lane

AOP_R

‑18.6

‑

‑4.4

dBm

Receive Power (OMA_outer), each Lane

OMA_R

‑

‑

‑3.6

dBm

Difference in Receive Power between any Two Lanes (OMA_outer)

D_{R_OMA}

‑

‑

5.8

dB

Receiver Reflectance

RR

‑

‑

‑26

dB

Receiver Sensitivity (OMA_outer), each Lane

S_OMA

‑

‑

Max(–16.1, SECQ – 17.5)

dBm

1

Stressed Receiver Sensitivity (OMA_outer), each Lane

SRS

‑

‑

‑14.1

dBm

2

Conditions of Stressed Receiver Sensitivity Test

Stressed Eye Closure for PAM4 (SECQ), Lane Under Test

‑

‑

3.4

‑

dB

SECQ – 10log10(Ceq), Lane Under Test

‑

3.4

dB

OMA_outer of each Aggressor Lane

‑

‑

‑8.3

‑

dBm

Receiver (Module Output)

AC Common‑Mode Output Voltage (RMS)

‑

‑

17.5

mV

Differential Output Voltage

‑

‑

900

mV

Near‑End Eye Height, Differential

70

‑

‑

mV

Far‑End Eye Height, Differential

30

‑

‑

mV

Far End Pre‑Cursor Ratio

‑

‑

2.5

%

Differential Termination Mismatch

‑

‑

10

%

Transition Time (Min., 20% To 80%)

9.5

‑

‑

ps

DC Common Mode Voltage

‑350

‑

2850

mV

Transmitter (Module Input)

Differential pk‑pk Input Voltage Tolerance

900

‑

‑

mV

Differential Termination Mismatch

‑

‑

10

%

Single‑Ended Voltage Tolerance Range

‑0.4

‑

3.3

V

DC Common Mode Voltage

‑350

‑

2850

mV

Module Output SCL and SDA

V_OL

0

0.4

V

Module Input SCL and SDA

V_IL

‑0.3

V_CC*0.3

V

V_IH

V_CC*0.7

V_CC+0.5

V

InitMode, ResetL, and ModSelL

V_IL

‑0.3

0.8

V

V_IH

2

V_CC+0.3

V

IntL

V_OL

0

0.4

V

V_OH

V_CC‑0.5

V_CC+0.3

V

MgmtInit Duration

‑

2000

ms

ResetL Assert Time

t_reset_init

10

‑

µs

IntL Assert Time

ton_IntL

‑

200

ms

IntL Deassert Time

toff_IntL

‑

500

µs

Rx LOS Assert Time

ton_losf

‑

100

ms

Flag Assert Time

ton_flag

‑

200

ms

Mask Assert Time

ton_mask

‑

100

ms

Mask Deassert Time

toff_mask

‑

100

ms

Module Select Wait Time

ModSelL Wait Time

‑

N/A

Not supported

Rx Squelch Assert Time

ton_Rxsq

‑

50

ms

Tx Squelch Assert Time

ton_Txsq

‑

400

ms

Tx Squelch Deassert Time

toff_Txsq

‑

1500

ms

Based on modulation

Tx Disable Assert Time (fast mode)

ton_Txdisf

‑

3

ms

Tx Disable Deassert Time (fast mode)

toff_Txdisf

‑

10

ms

Rx Output Disable Assert Time

ton_Rxdis

‑

100

ms

Rx Output Disable Deassert Time

toff_Rxdis

‑

100

ms

Squelch Disable Assert Time

ton_sqdis

‑

N/A

ms

Not supported

Squelch Disable Deassert Time

toff_sqdis

‑

N/A

ms

Not supported

Temperature

0 to 70

±3

°C

Internal

Voltage

0 to V_CC

0.1

V

Internal

Tx Bias Current (Each Lane)

0 to 100

10 %

mA

Internal

Tx Output Power (Each Lane)

‑0.6 to +5.6

±3

dB

Internal

Rx Receive Power (Each Lane)

‑18.6 to ‑4.4

±3

dB

Internal